Cell とリング型のバス

Cell 内部のユニット(PPE, SPE, XDR メモリ, FlexIO等）は EIB(エレメント インターコネクト バス）というリング状のバスで接続されている（図１、図２、図３）。このリングは 128bit 幅のバスが 4重になっていて（合計で 512bit)、２本が左周りで、あとの２本が右回りである。よく指摘される Cell でのレイテンシーの高さはこのリング構造にも原因があるのだが、SPE を 8 個から増減させやすい構造になっているとも言えよう。しかし当然ながら SPE によって PPE からの物理的な距離も異なるので、SPE によってレイテンシが異なるという厄介な状況がある。つまり場合によっては 8 個の SPE に均等にジョブを割り当てるとかえって遅くなる可能性もあろう。このような現象とプログラミングはグリッドの世界では当たり前のことなのだが、Cell の内部といったグリッドとは転送速度の桁が異なる世界でも現れてくる。