Cell については以前のブログでも触れたように、基本的に現在の PPE と SPE のヘテロなコアな構成で 2009 年あたりに 1TFlops 越えを目指すことになっている。
2007年 Cell BE (1PPE + 8SPE 90nm から 65nm スケールへ)
2008年 Enhanced Cell BE(1PPE + 8SPE 65nm : SPE での倍精度演算強化)
2009年 Next Gen. Cell BE? (2PPE + 32SPE 45nm : ピーク性能 1TFlops)
ところが Intel の Teraflops Chip の方はインテルのページを見ていると Cell とは随分と内部構成が異なることがわかる。
Network on a chip – In addition to the compute element, each core contains a 5–port messaging passing router. These are connected in a 2D mesh network that implement message–passing. This mesh interconnect scheme could prove much more scalable than today’s multi–core chip interconnects, allowing for better communications between the cores and delivering more processor performance.
この画像を見れば８０個のコアが二次元上にきれいに配置されている（10×8で)。もう少し詳しいことはこちらのプレゼン資料に記されているが、東西南北方向のコアとメモリへルーターから合計５つのポートが用意されて 80GB/s(4GHz時)の転送速度になっている。
１つのコアには二つの浮動小数点計算エンジンと命令用とデータ用のメモリ、さらに前述のルーターがある。また強力なパワーマネジメント機能で 62W で 1TFlops を達成できるとしている。
3.16GHz で 1TFlops だが、5.7GHz(1.81TFlops, 265W)も予定されている。
Frequency Voltage Power Aggregate Bandwidth Performance
3.16 GHz 0.95 V 62W 1.62 Terabits/s 1.01 Teraflops
5.1 GHz 1.2 V 175W 2.61 Terabits/s 1.63 Teraflops
5.7 GHz 1.35 V 265W 2.92 Terabits/s 1.81 Teraflops
このように概略を見ただけでも Cell と Intel のチップは目指す性能は同じでも(1TFlops 越え）、かなり異なる構成や設計であることがわかる。
